화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

화합물 반도체소자 3차원 적층 기술로 초저전력 반도체 나온다 - III-V족 화합물 반도체*를 실리콘(Si) 기판위에 적층하는 저비용 공정으로 소자 발열 해결 - 최고 수준의 전하이동도 특성, 초저전력 고성능 III-V족 화합물 반도체 소자 상용화 기대 *III-V족 화합물 반도체 : 주기율표 III족 원소와 V족 원소가 화합물을 이루고 있는 반도체 물질. 가전제품이나 휴대폰 등 기기의 소형화가 진행됨에 따라, 반도체의 크기도 지속적으로 감소해 왔다. 현재 주로 사용되고 있는 실리콘 반도체의 경우, 작은 면적에 더 많은 소자를 넣기 위해 물리적 한계로 여겨지는 10nm 크기 수준으로 작아졌고, 구조도 2차원 평면형에서 3차원 입체형으로 전환되고 있다. 하지만 소자 집적도가 높아짐에 따라 소자간 간섭현상과 발열 문제가 해결해야 할 과제로 남아있다. 한국과학기술연구원(KIST, 원장 이병권) 차세대반도체연구소 김상현, 김형준 박사팀은 국민대학교 김동명 교수연구팀과의 공동연구로 기존의 실리콘 위에 III-V족 화합물 반도체를 3차원으로 적층하는 기술을 개발하여 기존 반도체보다 훨씬 빠르고, 전력 소비가 현저히 적어 발열문제를 해결한 고성능 반도체 소자를 개발했다. KIST 김상현 박사팀은 기존 소자의 발열문제를 해결하기 위해서 전력소비를 낮추는 것에 집중했다. 전자의 이동속도가 빠를수록 전력소비가 낮아지고 전력소비가 낮아질수록 발열량이 낮아지는데, 차세대 반도체로 각광받고 있는 III-V족 화합물 반도체*는 기존의 실리콘 반도체보다 높은 전자 이동도를 보이며, 소비전력도 적어 고성능 핵심소재로 인식되고 있다. 하지만 제조공정이 비싼 단점이 있어 군사, 통신 등 특수분야에 한정적으로 이용되고 있는 실정이었다. 미국, 일본 등 선진연구수준과는 달리 우리나라의 경우 실리콘 반도체에 집중하여 상대적으로 III-V족 화합물 반도체에 대한 연구가 취약한 실정이었다. 연구진이 개발한 기술은 실리콘 기판 위 전자가 이동하는 반도체 채널 부분에 III-V족 화합물 반도체인 인듐갈륨비소(InGaAs)를 얇고 균일하게 형성하여 효과적이고 저비용의 III-V족 화합물 반도체 소자를 제작할 수 있는 공정으로, 산업계에서 응용가능성이 매우 높을 것으로 기대되고 있다. 우선 비용적인 측면에서는 웨이퍼 본딩(Wafer Bonding)*이라는 공정을 통해서 필요한 부분에만 인듐갈륨비소(InGaAs)를 실리콘 위에 접착하여 사용하고 비교적 간단한 공정인 ELO(Epitaxial Lift Off)*공정을 통해 떼어낸 III-V족 화합물 모재 기판(InP)을 재사용함으로서 획기적으로 원가를 절감할 수 있게 되었다. 시간적 측면에서도 기존의 ELO(Epitaxial Lift Off)공정 시 발생하는 수소 거품과 소수성 표면 문제를 웨이퍼 접착(Bonding)시 소자의 패터닝과 모재 기판(InP)의 친수성 표면을 이용하여 해결함으로써 공정시간을 기존대비 수십 배 이상 단축시키는데 성공하였다. *웨이퍼 본딩(Wafer Bonding) : 접착제등을 사용하지 않고 서로 다른 기판을 접합하는 기술 *ELO(Epitaxial Lift Off) : 가운데 희생층을 두고, 목적하는 재료를 성장 후에 재료를 박리하는 방법 이 기술은 재료 및 공정 원가가 상용화의 걸림돌이었던 III-V족 화합물 반도체의 제조 공정을 쉬운 공정방법으로 변경함으로써 원가 절감 및 공정 고속화를 가능하게 하였을 뿐만 아니라 세계 최고 수준의 전자 이동도 특성까지 보여주어 초저전력으로 발열문제를 해결한 고성능 화합물 반도체 소자 상용화를 앞당겼다고 볼 수 있다. 김상현 박사는 “본 연구를 통하여 단순히 실리콘상에서 III-V족 화합물 반도체를 형성하는 데에 그치는 것이 아니라 3차원으로 여러 층을 적층하여 집적도가 향상된 다기능 소자를 실현하는 것이 기대된다.”고 밝혔다. 본 연구는 한국과학기술연구원 플래그쉽 연구사업, 산업통상자원부 미래반도체소자 원천기술개발사업, 미래창조과학부 중견연구자 지원사업으로 수행되었으며, 연구결과는 국제학회인 ‘IEEE International Electron Devices Meeting (IEDM)*’에서 12월 7일에 발표되었다. * IEDM 학회는 세계 3대 반도체 학회로 전자소자 분야 최고 권위 학회로 인정받고 있다. 특히 반도체 분야의 올림픽이라는 별칭을 가지고 있으며 각국의 산업계, 연구소, 대학 등에서 관련된 최신 기술을 발표하고 있다. <그림설명> 그림 1. 실리콘 상 III-V족 화합물 반도체 층 제조 공정 모식도 (공정 고속화 및 모재 기판 재사용) 그림 2. 실리콘 상 III-V족 화합물 반도체 (InGaAs)의 단면 전자현미경사진 및 이로 제작된 소자의 이동도 결과

- 다중감각 VR로 유도된 환각에 의한 인간 격자 세포 활성 변화 관측 - 유체 이탈 등 환각 증상에 대한 객관적 진단이나 치료의 새로운 방향 제시 한국과학기술연구원(KIST, 원장 오상록) 바이오닉스연구센터 문혁준 박사 연구팀은 스위스 로잔연방공과대학(이하 EPFL) 블랑캐(Olaf Blanke) 교수 연구팀과 함께 다중감각 가상현실(VR)을 이용해 자기 위치 환각을 유도하고, 이로 인한 뇌 속 격자 세포 활성의 변화 관측에 성공했다고 밝혔다. 우리 뇌에는 자신이 위치한 장소를 인지하는 GPS(위치정보시스템) 기능을 수행하는 격자 세포(grid cell)와 장소세포(place cell)가 존재하는 것으로 알려져 있다. 특정 장소로 이동하는 동안 그 경로에 있는 GPS 세포들이 위치에 따라 차례로 반응하게 되는데, 이들 세포는 우리의 위치를 좌표 형태로 인식하고 공간 내 사건들을 기억하는 데 중요한 역할을 담당한다. 인간은 상상이나 환각을 통해 실제로 몸을 움직이지 않아도 자신이 다른 공간에 있는 것처럼 인식하는 이른바 순수인지적 위치 이동이 가능한 존재다. 하지만, 이 같은 순수인지 과정에서 일어나는 뇌 속 GPS 세포의 반응은 이러한 인지를 유도하거나 확인할 수 없는 쥐 등의 동물실험으로는 관찰할 수 없었다. 더욱이 기존에 GPS 세포 연구를 위해서는 두개골을 열고 침습적 전극으로 개별 세포의 활성을 측정해야 했기 때문에 순수인지 과정의 인간 GPS 세포 활성에 관한 연구와 이해는 제한적일 수밖에 없었다. 연구팀은 순수인지적 환각에서 격자 세포의 활성을 관측하기 위해 MRI 호환 VR 기술과 다중감각 신체 신호 자극을 결합해 다양한 위치와 방향으로 자기 위치 변화 환각을 유도했다. 이 과정에서 측정된 MRI 신호를 통해 격자 세포의 변화를 분석했으며, 각 피험자의 환각 경험은 실험 후 질문지와 그들이 경험한 자기 위치를 확인할 수 있도록 고안된 행동 지표를 통해 확인했다. 그 결과, 연구팀은 환각에 의해 유도된 자기 위치에 대한 순수인지적 변화가 그에 상응하는 격자 세포의 활성을 일으킨다는 것을 최초로 증명했다. 이번 연구는 실제 위치의 이동 없이 다중 신체 감각 자극만으로 자기 위치 환각과 격자 세포 활성을 유도할 수 있다는 사실을 처음으로 입증한 임상시험 결과다. 이것은 인간 뇌 속 GPS 좌표가 신체의 물리적 위치뿐만 아니라 다양한 인지 활동과 경험에 따른 위치 정보에 반응한다는 것을 보여준 것으로 뇌 영상 분석을 통한 환각 증상의 객관적인 진단 가능성을 높였다. 또한, 이번 연구 성과가 유체 이탈 등의 환각 증상을 겪고 있는 환자들의 치료를 위한 표적을 제시해 새로운 치료법 개발에도 기여할 것으로 기대된다. KIST 문혁준 박사는 “1인칭 시점의 시각적 환경 단서의 변화에 의존해 왔던 기존 인간 격자 세포 연구와 달리 다중 신체 감각의 통합이라는 주요 연구 요소를 새롭게 제시했다”라며, “다양한 정신질환이나 신경 질환으로 인한 환각 증상의 뇌 기능적 메커니즘 이해를 통해 해당 증상을 억제할 수 있는 비침습적 신경 자극 치료를 개발하기 위한 후속 국제협력연구를 진행할 예정”이라고 밝혔다. [그림 1] 다감각 VR을 통한 통제된 자기 환각 유도와 이에 따른 격자 세포 활성 관찰 [그림 2] 내후각피질에서 관찰된 격자세포 활성 본 연구는 국내에서는 과학기술정보통신부(장관 이종호)의 지원으로 KIST 주요사업과 스위스 국립과학재단의 지원(320030_188798)으로 수행됐다. 이번 연구 성과는 국제 학술지 「PNAS」 (IF: 11.1)에 3월 게재됐다. * 논문명 : Changes in spatial self-consciousness elicit grid cell-like representation in the entorhinal cortex